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1.問答題設(shè)計(jì)五位BCD碼（8421碼）到十六進(jìn)制數(shù)的轉(zhuǎn)換器。結(jié)果由共陰極數(shù)碼管顯示。

2 下列描述EDA工程設(shè)計(jì)流程正確的是（）

3 下列選項(xiàng)中，可以用作QuartusII工程頂層實(shí)體名的是（）。

4.名詞解釋RTL

5.填空題Verilog HDL的模塊端口定義用來聲明電路設(shè)計(jì)模塊的（）和（）。

6.問答題試分別用IF_THEN語句和CASE語句的表達(dá)方式寫出此電路的VHDL程序，選擇控制信號(hào)s1和s0的數(shù)據(jù)類型為STD_LOGIC_VECTOR；當(dāng)s1=“0”，s0=“0”；s1=“0”，s0=“1”；s1=“1”，s0=“0”和s1=“1”，s0=“1”時(shí)，分別執(zhí)行y<=a、y<=b、y<=c、y<=d。

7.問答題IP在EDA技術(shù)的應(yīng)用和發(fā)展中的意義是什么？

8 下列FPGA中不屬于Alter公司產(chǎn)品的是（）

9 在Verilog HDL的常數(shù)中，高阻態(tài)數(shù)字是用（）表示。

10.問答題模為7的計(jì)數(shù)器，計(jì)數(shù)步長(zhǎng)由控制信號(hào)A、B、C進(jìn)行控制：ABC=001時(shí)，步長(zhǎng)為1，計(jì)數(shù)規(guī)律為：0-1-2-3-4-5-6-7-0順序計(jì)數(shù)；ABC=010時(shí)，步長(zhǎng)為2，計(jì)數(shù)規(guī)律為：0-2-4-6-1-3-5-7-0順序計(jì)數(shù)；ABC=110時(shí)，步長(zhǎng)為1，計(jì)數(shù)規(guī)律為：0-7-6-5-4-3-2-1-0順序計(jì)數(shù)；（計(jì)數(shù)結(jié)果由共陰極七段數(shù)碼管顯示）

EDA技術(shù)章節(jié)練習(xí)(2020.04.29)